基于FIFO的码速变换电路的CPLD设计

论文编号:TX315  论文字数:18989,页数:39

摘要

 数字通信、数字传输、图像传输、计算机网络等数字信号变换和传输中遇到的最主要的问题就是可靠性的问题。在本设计中我们采用FIFO作为移位寄存器，通过硬件VHDL语言实现分频设计，使我们能得到读与写操作的不同速率的变换。在此设计中，我们采用maxplux2模拟环境，调用相关集成块，形成完成电路。因此，—个简单而可靠的码速变换电路在数字信息传输系统中是必不可少的。
  通过对仙农编码定理的研究：每一个信道都有确定的信道容量Cp，只要传输码率Rs不超过Cp，就一定存在一种编码方式，在采用最大似然译码时，其误码率Re为任意小。我们从仙农定理去理解信息编码的过程。
 本文介绍了基于FIFO的码速变换电路CPLD设计的概念、产生、定义及相关功能。介绍了如何通过FPGA在muxplux2环境中实现弹性存储器的设计。通过FIFO、VHDL语言实现分频控制实现速率变换的存储器设备。

关键词：码速变换电路，速率变换，FIFO

ABSTRACT

 Digital communication, digital transmission, video transmission, computer network, such as digital signal conversion and transmission encountered in the most important issue is the question of reliability. In this design we have adopted as a FIFO shift register, through the VHDL hardware design language frequency, so that we can read and write operation have been different rates of change. In this design, we have adopted maxplux2 simulation environment, called related chip to form a complete circuit..Therefore, - a simple and  reliable  code  transform circuit speed digital information transmission system is essential.
   Through the Shannon coding theorem for the study: each channel has a channel capacity to determine the Cp, as long as no more than Rs transmission rate Cp, there is a code on a certain way, with the introduction of maximum-likelihood decoding, the bit error rate Re arbitrary small. Shannon theorem we to understand the process of encoding information.
 This paper introduces the CPLD design of the code rate conversion circuit based on FIFO, resulting in the definition and related functions. Introduced through the FPGA in a flexible environment muxplux memory design. Through the FIFO, VHDL language to achieve the realization of sub-frequency rate of change of control memory devices.

Keywords: Code transform circuit speed, Rate of transformation, FIFO.
目录

摘要 I
ABSTRACT II
第1章 引言 1
 1.1 背景 1
 1.1.1muxpluxII软件介绍 2
 1.1.2器件FPGA的选择及其设计的流程 3
 1.1.3硬件设计语言VHDL 6
 1.1.4本文所做的工作内容安排 7
 1.2 研究内容 7
第2章 异步FIFO介绍 9
 2.1 maxplusⅡ中库函数功能介绍 9
 2.2 异步FIFO介绍 10
 2.2.1 FIFO实现速率变换存储器的优点 11
 2.2.2 异步FIFO模块调用中的参数设置 11
 2.2.3 FIFO在本设计中功能介绍 12
 2.2.4 FIFO中的状态逻辑模块 13
2.2.5 FIFO的时钟控制 13
 2.3 主要电路图介绍 14
 2.4 FIFO实现码速变换电路的原理 15
第3章 码速变换电路的设计实现 17
 3.1 系统设计原理 17
 3.2 硬件设计语言VHDL实现分频设计 17
 3.2.1 分频器介绍 17
 3.2.2 分频器的功能 18
 3.2.3 本设计中采用的分频器DIV_FREQ的功能介绍 18
 3.2.4 对实现非整数分频的分频器设计 19
 3.3 系统设计中遇到的难点 22
 3.4 亚稳态问题 23
 3.4.1 什么叫亚稳态 23
 3.4.2 如何解决亚稳态问题 24
 3.5空/满标志的产生 25
 3.5.1 如何有效解决空、满标志问题 25
第4章 码速变换电路的逻辑设计和综合结果 27
 4.1码速变换电路的完整结果图 27
 4.2 仿真波形及结果图 27
 4.3 实现过程中应注意的问题 28
第5章 结束语 29
第6章 致谢 30
参考文献 31
附录 源代码 32

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