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基于FPGA的可容错片上网络设计方法

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毕业论文范文题目：基于FPGA的可容错片上网络设计方法，论文范文关键词：基于FPGA的可容错片上网络设计方法
基于FPGA的可容错片上网络设计方法毕业论文范文介绍开始：
【论文摘要】：跟着超大范围集成电路的发展,单个芯片上可集成的晶体管数量越来越多,IP核的数量也随之敏捷递增。因为传统的片上体系(System-on-Chip,SoC)采取了总线构造,使得SoC存在着地址空间有限、无奈同时支撑一对以上的用户通信跟全局时钟同步等问题。单个芯片上集成的IP核的增多,将导致这些毛病不可和谐。因此,SoC已经不适应将来集成电路的发展须要。为懂得决上述问题,一些专家跟学者鉴戒了打算机网络技巧,提出了全新的互连构造——片上网络(Network-o（本文此处忽略..）n-Chip,NoC)。片上网络将打算机网络技巧移植到芯片设计,它是一种基于网络构造跟路由通信的机制。片上网络从体系构造上彻底解决总线架构带来的问题,提供了良好的并行通信才能,使得NoC成为面向纳米工艺的新型体系构造。然而,跟着集成电路特点尺寸进入纳米量级后,因为工作电压疾速降落、工作频率急剧升高,电路对粒子辐射、电源跟互连噪声、电磁烦扰的敏感度加剧,导致瞬态故障引发的软错误率(SER,SoftErrorRate)疾速攀升。相干文献猜测从1992年到2011年,软错误（略..）率将回升9个数量级。因此,改正软错误已经变成NoC设计过程中须要考虑的关键因素。另一方面,跟着制造的工艺尺寸始终减小,单硅片上晶体管的密度跟速度进一步进步。然而,跟着硅特点尺寸濒临原子量级,VLSI的偏差性跟易于老化的脆弱性变地更加凸起。将来的VLSI设计将有数千亿晶体管组成,其中超过10%的晶体管因为磨损跟工艺偏差将会产僵硬件故障,因此,在设计NoC时必须要考虑潜在的硬件故障。随机的软错误跟潜在固有的硬件故障是NoC设计阶段须面对的关键问题。本论文的重（本文此处忽略..）要工作如下:(1)介绍了片上网络产生的背景、片上网络研究的关键问题跟国内外研究现状;此外,还介绍了片n上网络的标准硬件构造的设计跟基于FPGA的硬件设计流程;(2)深刻研究片上网络的资源网络接口硬件构造,提出一种可能处理软错误的资源网络接口构造。该打算在资源网接口中增加编码电路以产生校验位跟解码电路以改正一位软错误。与其余NoC的资源网络接口设计比拟,该构造存在坚固性高、硬件开销低等特点。实验成果显示,该设计通过了功能仿真,存在较小的硬件开销;(3)深刻研究片上网（略..）络的路由器硬件构造,在标准路由器中增加BIST电路,并在其RC模块中增加状况标记存放器标记其相邻路由器有无端障。若所要传输数据要达到的下一跳路由器无端障,则以本来规定的端口转发数据,若有故障,则从其余端口转发数据,从而达到容路由器中硬件故障的目标。与其余NoC路由器设计比拟,本打算存在坚固性高、可重用标准路由器部分设计等特点。实验成果显示,该设计通过了功能仿真,且存在较小的硬件开销。

以上为本篇毕业论文范文基于FPGA的可容错片上网络设计方法的介绍部分。

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