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Duursma-Lee算法的硬件电路的优化

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毕业论文范文题目：Duursma-Lee算法的硬件电路的优化，论文范文关键词：Duursma-Lee算法的硬件电路的优化
Duursma-Lee算法的硬件电路的优化毕业论文范文介绍开始：
【论文摘要】：双线性配对(bilinearpairing)是当前密码学中应用广泛的数学工具,由于其独特的属性,如双线性和非退化性,双线性配对在构建某些具有重要性质的密码方案中起到至关重要的作用。由于许多密码方案中都涉及到双线性配对运算,因此提高双线性配对的运算速度对于改进基于双线性配对的密码方案的效率有举足轻重的作用。（本文此处忽略..）在这一领域的理论研究方面,改进后的Duursma-Lee算法是最高效的计算特征为3的有限域上的Tate配对的方法。众多的实验结果表明硬件电路的速度比软件快500倍以上,因此用硬件电路实现Duursma-Lee算法具有重要的应用价值。目前学术界针对加快双线性配对的硬件电路运算已经做了充分研究,但对于减少电路的元（此处忽略..）件数量方面的研究是比较少的。本文在保证不增加电路运算时间的前提下,从减少电路中的电子元件数目的角度出发,提出了优化有限域上的乘法、次方运算和立方运算电路的方法。首先将电路结构抽象为特定的数学模型,再对这一数学模型进行恒等变换,最后将数学模型转化成电路。本文的方法可以有效的减少乘法和立方运算电路的电子元（略..）件数目,进而能够达到优化Duursma-Lee算法的硬件电路的目的。实验数据表明,本文的方法对()上的完全并行的乘法器平均减少了76.2%的电子元件,并行度为8的乘法器平均减少了8.9%的电子元件,对()上的立方电路平均减少了31.7%的电路元件,最多减少了87.8%的电路元件。本文还给出了求解()上的乘法运算电路的最优并行度的方法,并给出一个（本文此处忽略..）表格供读者在设计电路时查阅。通过本文的研究,还发现选择合适的不可约多项式可以设计出精巧的立方电路,因此本文给出了212个推荐使用的不可约多项式。本文的方法还能有效的解决现有的Duursma-Lee算法的硬件电路设计结构扩张性不足的问题。

以上为本篇毕业论文范文Duursma-Lee算法的硬件电路的优化的介绍部分。

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