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CMOS锁相环时钟发生器的设计与研究

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毕业论文范文题目：CMOS锁相环时钟发生器的设计与研究，论文范文关键词：CMOS锁相环时钟发生器的设计与研究
CMOS锁相环时钟发生器的设计与研究毕业论文范文介绍开始：
【论文摘要】：随着集成电路制造工艺的飞速发展，人们已经可以将原先用各种电路搭建的板极系统集成在一块芯片上。系统芯片(SystemOnChip，以下简称SOC)就是这一趋势的产物。SOC可以大幅度提升系统的整体性能，并较好的解决板极系统的噪声干扰和由连线延时所带来的速度问题，有着板级系统无法比拟的优势。SOC一方面为使用者提供了极大的便利，另一方面又向设计者提出了巨大的挑战。比如以前的板极系统多数使用电路（本文此处忽略..）板上的外部振荡电路作为系统的时钟发生器。而SOC或者高端的CPU一般都采用同步的数字电路设计，时钟是整个芯片时序的保证。为了解决片外时钟的噪声、延时以及频率单一等问题，设计者往往希望在片内有一个高性能的时钟发生器。文中研究的锁相环时钟发生器就针对该要求而设计。使用现代深亚微米CMOS集成电路工艺制造的内部时钟发生器要综合考虑延时、功耗、面积等各种重要因素，而且经常要针对SOC系统的需求（本文此处忽略..）设计特殊的电路结构。自从上世纪30年代锁相理论被提出后，锁相环在电子、通讯等领域得到了迅速而广泛的应用。如今锁相环在集成电路芯片里又找到了新的应用空间，而锁相环时钟发生器就是这些全新应用形式中的一种。本课题来源于项目“LINE”(“LINE”是一块基于嵌入式32位微处理器核C*Core设计的固话短消息SOC)。该时钟发生器可以向系统提供频率范围是93.75K-180MHz的时钟信号，用户可以通过配置寄存器的方法使（本文此处忽略..）时钟发生器输出自己需要的频率，而且这一调频过程几乎是连续的(实际上是众多离散点构成的线性近似)。文章共分五个部分。在第二章介绍完模拟集成电路设计流程之后，文章主体部分(第三、四、五两章)给出了一个采用“ω-ζ”法设计的电荷泵锁相环(CPPLL)电路。它主要包括鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LF)、压控振荡器(VCO)和一些辅助功能电路。在整个设计过程中，作者针对当前集成电路的低功耗设计趋势，采（文章此处忽略..）用了多种低压电路结构，使得环路可以稳定的工作在各种采用电池供电的便携式系统中。此外论文还讨论了若干制约环路性能的非理想效应，并在借鉴国外相关理论成果的基础上，成功设计了克服这类效应的一些改进电路。该锁相环时钟发生器采用了TSMC0.25umCMOS制造工艺，它将和“LINE”芯片一起在TSMC的多晶圆(MPW)项目下流片。

以上为本篇毕业论文范文CMOS锁相环时钟发生器的设计与研究的介绍部分。

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