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片上高速缓存及内存管理宏单元设计
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毕业论文范文题目:
片上高速缓存及内存管理宏单元设计
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片上高速缓存及内存管理宏单元设计
片上高速缓存及内存管理宏单元设计毕业论文范文介绍开始:
【论文摘要】
:微处理器设计的难题之一在于其高性能与片外存储器的低读取速度极不相配,很大程度上限制了微处理器的性能及效率。二十多年以来两者的速度差距还在不断拉大,业界将这种速度差距称为存储器间距(MemoryGap)。缩小存储器间距有很多种解决方案,在微处理器中内嵌片上高速缓存(Cache)和存储管理单元(MMU)是目前被广泛应用的一种有效方法,因此设(略..)计高性能的Cache和MMU电路至关重要。本文以东南大学国家专用集成电路系统工程技术研究中心自主研发设计的基于ARM7TDMI内核的系统芯片(SoC)——Garfield5为研究对象,设计了与内核相匹配的Cache和MMU模块。文章从介绍Cache/MMU的原理入手,充分考虑其面积、功耗等性能指标,并结合系统芯片的实际应用要求确定出(文章此处忽略..)Cache/MMU模块的设计要素和电路结构。然后根据确定的设计要素完成宏模块和控制逻辑部分的设计,最后对模块进行了仿真和测试。Cache/MMU宏模块的电路结构极大的影响了系统芯片的性能和面积开销,因此本文采用了全定制的方法进行设计。特别对占模块面积和功耗绝大部分比例的SRAM存储单元做了细致的设计和仿真实验,通过采用α指数(文章此处忽略..)MOSFET模型推导出SRAM的字线、位线功耗模型和延迟模型,并配合存储单元的面积模型和读写可靠性分析,提出了一种优化存储体单元结构的方法,并对优化前后的性能进行了评估。经过优化后的存储单元不仅降低了功耗、延迟以及面积,而且增强了存储体单元的抗干扰能力。本文设计的Cache/MMU模块采用SMIC0.18μmCMOS工艺,其版图面(文章此处忽略..)积为3.12mm2(包含ARM7TDMI内核),CPI为1.19,功耗为33.2mW(CPU频率为120MHz下测得)。经MPW流片测试结果表明,Cache和MMU模块功能完全正确,但CPU最高主频只能达到104MHz,离仿真结果还有一定的差距,对此,本文作了细致的原因分析,并提出了解决的方法。
以上为本篇毕业论文范文
片上高速缓存及内存管理宏单元设计
的介绍部分。
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