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600MHz YHFT-DX BALU的设计与优化

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毕业论文范文题目：600MHz YHFT-DX BALU的设计与优化，论文范文关键词：600MHz YHFT-DX BALU的设计与优化
600MHz YHFT-DX BALU的设计与优化毕业论文范文介绍开始：
【论文摘要】：YHFT-DX是国防科技大学打算机学院研制的一款8流出VLIW构造的高机能定点DSP,CPU内核的频率为600MHz。分支算术逻辑部件(BALU)是一个集成了分支把持功能的算术逻辑部件(ALU)。BALU履行的操作非常复杂,利用到多种复杂的运算器,是限度YHFT-DX机能的关键部件。对BALU的研究存在重要的科研跟工程意思。本文针对BALU的全定制设计跟优化（略..）开展研究,在0.13umCMOS工艺下实现了全部BALU的电路跟版图设计。模仿成果表明:BALU履行栈版图后的最大延时不超过1.2ns。在研究过程中,论文重要做了以下工作:1)研究了BALU所处的流水栈中,分析了BALU的译码栈跟履行栈的设计目标,抉择了译码栈半定制、履行栈全定制的设计方法。而后,用RTL描述实现了BALU的译码栈,综合后的成果显示译码栈的（本文此处忽略..）延时为0.95ns。2)分模块研究了BALU履行栈的功能,分析了各个模块的关键道路,在此基本上,对限度各模块速度跟面积的操作进行了设计优化。通过构造调剂,解决了成果选出逻辑中的把持信号竞争;通过算法改进,设计了两级错误称译码的40位移位器;通过增加并行,优化了SIMD的关键道路;通过按字节处理的方法,减小了位操作模块的面积。3)加法器是处理器设计中非常重要的运（此处忽略..）算单元,本文采取了新型的FCSL构造,设计了一个32位加法器,并采取有限动态的思维对加法器进行了优化。成果显示该加法器延时为410ps。4)在版图设计中,针对布线复杂的问题提出了基于布线通道的版图设计方法,有效减小了版图设计的复杂性。通过利用该方法,实现了BALU的履行栈版图设计。并对影响版图坚固性的因素进行了分析。5)对译码栈RTL代码跟履行栈电路进行了混淆（略..）验证,探讨了提取电路Verilog模型的方法,分辨实现了前仿真跟后仿真。6)实现了测试芯片中BALU部分的电路设计,该设计采取了串行扫描的方法,测试BALU与存放器文件构成的数据通路的功能跟机能。硅前测试显示BALU跟存放器文件的数据通路达到了600MHz的设计目标。

以上为本篇毕业论文范文600MHz YHFT-DX BALU的设计与优化的介绍部分。

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