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基于△-∑鉴相器的分数频率合成器研究

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毕业论文范文题目：基于△-∑鉴相器的分数频率合成器研究，论文范文关键词：基于△-∑鉴相器的分数频率合成器研究
基于△-∑鉴相器的分数频率合成器研究毕业论文范文介绍开始：
【论文摘要】：随着通讯技术的发展,对信号源的要求日益苛刻。信号发生源必须要有宽的频率范围、极高的频率分辨率和频谱纯度。频率合成器是现代通讯技术的重要组成部分,广泛应用于通讯、雷达、精密仪器、高速计算机和导航系统中。传统锁相环的分频比必须是整数,所以环路的频率分辨率为参考频率。高的频率分辨率要求低的参考频率,这就相应地要求环路的带宽比较窄。窄的环路带宽是不希望的,因为这意味（略..）着环路的锁定时间比较长,对VCO相位噪声的抑制性差,易受噪声干扰。分数分频的方法可以使锁相环达到非常高的频率分辨率,但同时又引入了频率的分数噪声问题。△-∑噪声频谱搬移技术是随着数字处理技术而发展起来的较先进的方法。其原理是利用对分频比实施△-∑调制的方法以使分数分频的相位噪声频谱向高频移动,从而能更有效地被环路滤波器滤除。这种方法可以较稳定和有效地抑制分数（此处忽略..）噪声。同时△-∑纯数字鉴相器是一种很有潜力的结构。它的工作原理和1bit模数转换器非常类似,只比较待检测相位是超前还是落后于参考相位,而检测的精确度是通过提高取样频率来保证的,从而使模拟参数对检测精度的影响降到了最低限度,由于这种电路结构简单并完全解决了分数噪声的问题,用这种结构有可能得到高性能的频率合成器。并且绝大多数信号处理是数字化的,易于集成,还具有极大（文章此处忽略..）的灵活性。因此这种频率合成器不仅可用于那些高新系统中,还具有取代绝大多数常规频率合成器的潜力。而当前仅仅在现代无线通信系统中使用的数字频率合成器的数量已是天文数字,可见这种技术的应用潜力是十分巨大的。本论文主要针对△-∑鉴相器和分数分频技术相结合的锁相环分数频率合成器进行研究。首先归纳了频率合成器的特点及其发展趋势,指出了基于△-∑鉴相器的分数频率合成器的研（本文此处忽略..）究背景和意义。阐述了传统的分数频率合成器的构成和基本原理,分析了产生分数噪声的原因。然后建立了数学模型,对基于△-∑鉴相器的分数频率合成器进行了理论分析与设计,阐明了其抑制分数噪声的机理与效果。论文对所设计的分数频率合成器进行了FPGA硬件实现,并仿真分析该合成器的性能。研究结果表明该技术具有相位噪声小、环路锁定时间短、频率分辨率高、杂散频率少等优点。

以上为本篇毕业论文范文基于△-∑鉴相器的分数频率合成器研究的介绍部分。

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