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USB3.0物理层数据发送器的研究和设计

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毕业论文范文题目：USB3.0物理层数据发送器的研究和设计，论文范文关键词：USB3.0物理层数据发送器的研究和设计
USB3.0物理层数据发送器的研究和设计毕业论文范文介绍开始：
【论文摘要】：随着数字媒体的日益普及以及传输文件的不断增大,甚至超25GB,快速同步即时传输已经成为必要的性能需求。2007年底,英特尔公司和业界领先的公司一起携手组建了USB3.0推广组,旨在开发速度超过当今10倍的超高效USB互联技术。该技术是由英特尔,以及惠普(HP)、NEC、NXP半导体以及德州仪器(TexasInstruments)等公司共同开发的,应用领域包括个人计算机（文章此处忽略..）、消费及移动类产品的快速同步即时传输。USB3.0具有后向兼容标准,并兼具传统USB技术的易用性和即插即用功能。该技术的目标是推出比目前连接水平快10倍以上的产品,采用与有线USB相同的架构。除对USB3.0规格进行优化以实现更低的能耗和更高的协议效率之外,USB3.0的端口和线缆能够实现向后兼容,以及支持未来的光纤传输。论文主要分成两大部分,分别对USB（本文此处忽略..）3.0物理层模块中时钟发生器和数据发送器的设计进行研究和设计,这两个电路也是物理层中非常核心的部分。按照USB3.0协议的要求,时钟发生器需要具备扩频时钟功能(SpreadSpectrumClocking),本文中的设计是基于锁相环技术和ΣΔ调制器技术实现的,首先分析了常用的时钟发生器的设计方法,并确定采用ΣΔ分数分频的锁相环来实现扩频时钟发生器,然后（略..）研究了锁相环的系统线性模型以及锁相环中PFD/CP的非线性特性与鉴相死区、VCO的相位噪声特性、ΣΔ调制器的噪声整形原理和三角波发生器电路,并对每个电路模块以及整个时钟发生器进行了仿真。本文的另外一部分,对高速并串转换电路的两种结构进行了比较和分析,从功耗和版图复杂性的折中考虑本文采取两种结构级连的方式最后实现5Gbps的40到1的并串转换器。接着（略..）再对线驱动器的结构和预均衡设计做了研究和分析,并做了整体的仿真和结果分析。本文使用的是SMIC90nmCMOSMixSignal工艺,仿真结果表明,时钟发生器输出频率可以达到5GHz,高速并串转换和线驱动器也能够到到5Gbps的数据率。整个版图的面积是890μm×810μm。

以上为本篇毕业论文范文USB3.0物理层数据发送器的研究和设计的介绍部分。

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