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高速Pipeline ADC中的Sub-ADC研究与设计

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毕业论文范文题目：高速Pipeline ADC中的Sub-ADC研究与设计，论文范文关键词：高速Pipeline ADC中的Sub-ADC研究与设计
高速Pipeline ADC中的Sub-ADC研究与设计毕业论文范文介绍开始：
【论文摘要】：随着CMOS制造工艺的快速发展,为了达到低成本,低功耗,高产量以及高的可重构性,越来越多的信号处理功能被放在数字域实现,因此近年来对基于主流深亚微米CMOS工艺下实现的低功耗低电压高性能模数转换器(ADC)的需求也不断增长,ADC已成为当今现代数字通信系统中的关（本文此处忽略..）键模块。现代嵌入式通信系统应用要求ADC具有高的动态范围和低的频谱杂散以应对一些无线通信应用场合下的最坏情况,例如GSM,需要在保证转换速度的前提下达到14到16位的转换精度以避免由于失真而丢失弱的接收信号。极高的系统性能需求驱使包括流水线(pipeline)在内的多种（文章此处忽略..）ADC结构成为业界的研究热点。在流水线ADC结构中,Sub-ADC作为其中的关键单元承担着量化及编码的重要作用,其结果直接影响到后续电路如MDAC、数字纠错电路工作的正确性和精确性,因此对Sub-ADC的研究与改进具有重要的现实意义。本文在0.13um的CMOS工（文章此处忽略..）艺下,对比较器的回踢噪声、亚稳态、起泡现象进行了原理分析,分别分析与设计了应用于4×4×4×3的单级结构和全1.5位单级结构的12位流水线ADC中的Sub-ADC,针对性的提出了能较好抑制这些现象的比较器结构,最后通过在CadenceIC614环境下仿真验证了所设计的高速低功耗低（文章此处忽略..）失调比较器,所设计的Sub-ADC能够满足两种系统下的需求。在两种结构的流水线ADC中,都使用了两相不交叠时钟来实现流水操作以及底极板采样,本文也设计了一种时钟发生器,其产生的时钟能够满足系统对时钟的要求。

以上为本篇毕业论文范文高速Pipeline ADC中的Sub-ADC研究与设计的介绍部分。

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