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基于FPGA的AVS解码器帧内猜测跟环路滤波的研究与设计

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毕业论文范文题目:基于FPGA的AVS解码器帧内猜测跟环路滤波的研究与设计,论文范文关键词:基于FPGA的AVS解码器帧内猜测跟环路滤波的研究与设计
基于FPGA的AVS解码器帧内猜测跟环路滤波的研究与设计毕业论文范文介绍开始:
【论文摘要】:跟着信息技巧跟数字信号处理技巧的发展,多媒体视频紧缩技巧的利用得到了疾速发展,视频图像紧缩技巧也因此收到越来越多的器重。为摆脱对国外标准的依附,避免H.264等国际标准昂扬的专利费用,满意我国信息产业发展的须要,我国自2002年起开端组织相干企业跟科研机构制订咱们自己的音视频紧缩标准AVS。目前AVS已经成为音(此处忽略..)视频编码技巧的国度标准,且AVS有着高紧缩率、高紧缩品质以及低专利费等上风。论文以AVS中的帧内猜测跟环路滤波模块的FPGA设计与实现为选题,对推动我国AVS数字视频编解码标准的利用跟产业发展存在重要的实际意思跟实际利用价值。本文先扼要介绍了AVS标准跟FPGA的基本常识,之后侧重对AVS解码器的(此处忽略..)帧内猜测模块跟环路滤波模块的算法跟构造进行了深刻的研究跟探讨。对AVS帧内猜测算法进行了优化设计,为进步硬件资源的可重构性,降落帧内猜测的打算复杂度,帧内猜测模块中设计了通用运算单元。设计中采取有效的把持逻辑,对复杂的plane模式进行了预处理。环路滤波模块采取5级流水线架构,用改进的边界滤波次序解(略..)决流水线抵触问题,用转置模块实现边界滤波样本的行列转置,采取状况机进行把持环路滤波器时序,可能根据程度滤波、垂直滤波、边界强度的不同,主动进行处理,从而使得处理过程可能实现自适应。帧内猜测模块跟环路滤波模块采取自顶向下的设计方法,划分了子模块,提出了实现帧内猜测模块跟环路滤波模块的硬件架构。对以上(此处忽略..)设计,采取VerilogHDL语言实现它们的RTL级的设计,由开发环境QuartusⅡ8.0跟Modelsim进行综合仿真。上述设计已通过RTL级综合及仿真,证明了该设计的有效性、可行性及正确性。论文对基于FPGA的AVS视频解码体系进行了有利的摸索,存在必定的实用价值。


以上为本篇毕业论文范文基于FPGA的AVS解码器帧内猜测跟环路滤波的研究与设计的介绍部分。
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