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关于FPGA学习以及SOPC/IA联合实验室维护的实习报告(二)

作者: 浏览:97次
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毕业论文范文题目:关于FPGA学习以及SOPC/IA联合实验室维护的实习报告(二),论文范文关键词:关于FPGA学习以及SOPC/IA联合实验室维护的实习报告(二)
关于FPGA学习以及SOPC/IA联合实验室维护的实习报告(二)毕业论文范文介绍开始:
2. 仿真(Simulation)    仿真包括功能仿真和时序仿真。其中,功能仿真在布局布线之前;时序仿真在布局布 线之后。仿真工具有Mentor公司的Modelsim和Aldec公司的ActiveHDL,二者同时支持VH DL和Verilog的仿真。Cadence公司也提供仿真工具,似乎对Verilog的支持更强,没有评 估过。Modelsim同时提供PC和工作站版本,ActiveHDL只有PC版本。 其中Modelsim是工业界应用最广的仿真工具,已经成为事实上的标准。界面简洁,仿真速度快,功能强大而稳定。 ActiveHDL提供图示化仿真激励输入,而且有testbench的自动生成模板,这些特性都 是独有的。而且语言的在线帮助系统非常好。 3. 综合(Synthesis)    综合工具实现从HDL语言到FPGA或ASIC网表的生成。目前有Synopsys公司的FPGA Comp iler II、Mentor公司的Examplar和Synplify公司的Synplicity。三者都有PC和工作站版 本。其中FPGA Compiler II是应用最广的,只支持FPGA的综合。Synopsys公司另外有ASIC 的综合工具。Examplar同时支持FPGA和ASIC。Synplicity界面简洁,据说综合速度比其他二者更快。 4. 布局布线(Place & Route)    布局布线采用FPGA厂商提供的工具。Xilinx有Foundation Series和Alliance Series 两个系列,分别支持几十门级以下和以上的FPGA。Altera的两个系列是MaxPlusII和Qua rtus。 
后端设计流程如下:(由于实验室软件环境限制,后端只是稍微了解一下)
数据准备。
布局规划。主要是标准单元、I/O Pad和宏单元的布局。
3)Placement -自动放置标准单元。4)时钟树生成(CTS Clock tree synthesis) 。5)STA 静态时序分析和后仿真。6)ECO(Engineering Change Order)。针对静态时序分析和后仿真中出现的问题,对电路和单元布局进行小范围的改动.7)Filler的插入(pad fliier, cell filler)。Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物,用来填充标准单元和标准单元之间,I/O Pad和I/O Pad之间的间隙,它主要是把扩散层连接起来,满足DRC规则和设计需要。8)布线(Routing)。布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下,根据电路的连接关系将各单元和I/O Pad用互连线连接起来,这些是在时序驱动(Timing driven ) 的条件下进行的,保证关键时序路径上的连线长度能够最小。9)Dummy Metal的增加。加入Dummy Metal是为了增加金属的密度。10) DRC和LVS。DRC是对芯片版图中的各层物理图形进行设计规则检查(spacing ,width),它也包括天线效应的检查,以确保芯片正常流片。LVS主要是将版图和电路网表进行比较,来保证流片出来的版图电路和实际需要的电路一致。11)Tape out。在所有检查和验证都正确无误的情况下把最后的版图GDSⅡ文件传递给Foundry厂进行掩膜制造。

二.SOPC/IA联合实验室维护
  SOPC/IA联合实验室是学生进行课程实验的重要场所,学生只有通过课堂知识与上机实践才能更好的掌握知识,所以一旦机房出现了问题将对计算机教学产生很大的影响,制定科学的维护方案,健立健全的管理制度就显得尤为重要。

一.网络拷贝、维护系统
 实验室的机器数量多,有时需要装一些新软件,我们不可能一台一台的装载,时间上不允许,效率也不高。我们利用联想机房管理专家进行管理,只需要将一台装好系统和所需的应用软件,再将这台机器作为发送端,其它机器作为接收端进行网络拷贝,将发射端的硬盘资料和保护数据传送过去,同时也可以利用此管理进行其他一些设置,例如自动分配IP等。
 实验室机器因为假期搁置时间比较久,里面的灰尘比较多,所以有时候会出现显示器不响应,电脑找不到硬件之类的问题,一般大多数的机器故障都是因为灰尘造成的显卡、内存接触不良等软故障。如果可以定期对机箱进行灰尘清扫,以及其他零部件的更新与维护,这样可以大大减少软故障,提高机器的使用效率。

二.硬盘分区,重点保护
 实验室面向学生,但是为了便于管理,我们预装了联想机房管理专家,我们分了两个系统(winxp与winxp2),winxp作为日常上机实践专用的,并且把这学期课程实验用到的应用软件预先装好,winxp2作为备用的,因为一些应用软件装在一个系统下可能会造成冲突,致使打不开界面或者功能数据库缺失,所以winxp2预留出来作为备用的系统。
   为了防止学生上机时,下载一些与学习无关的东西,随意修改注册表,给我们维护管理造成不便,我们把硬盘分成4个区:系统盘C、软件数据盘D、Linux虚拟机盘E、学生盘F。为了保护计算机的软件环境不被破坏,避免计算机病毒的攻击,便于windows漏洞打补丁,以及防止学生的误操作,通过瑞星杀毒软件、360安全卫士、硬盘保护卡等方法对C、D、E三个盘进行保护,只对学生开放F盘,同时,我们利用保护卡对每个盘进行设置,使C、D、E三个盘每次开机都自动复原,F盘则每周复原一次,这样可以更好的保护计算机。

三.日常管理、保障安全
 制定良好的管理制度,每台机器都设置好管理员密码,禁止学生随意修改,课堂实验也做好记录,保证每位学生和实验机器号相对应;每天保证按时开关实验室,仔细登记课外同学上机情况,定期对实验室进行卫生清理,确定实验室里无人的时候,门窗关好,晚上离开实验室后,保证机房断电。
 
三.实习体会:
 起初学习FPGA的时候接触的只是一些简单的例子,对时序和性能的要求不是很高,也很少写一些约束文件,但经过近一个月的深入学习,已对FPGA的设计与开发有了一个更深入的认识。在整个芯片设计项目中,行为设计和结构设计的编码是最重要的一个步骤。它对逻辑综合和布线结果、时序测定、校验能力、测试能力甚至产品支持都有重要的影响。考虑到仿真器和真实的逻辑电路之间的差异,为了有效的进行仿真测试:
1.避免使用内部生成的时钟。内部生成的时钟称为门生时钟(gated clock)。如果外部输入时钟和门生时钟同时驱动,则不可避免的两者的步调不一致,造成逻辑混乱。而且,门生时钟将会增加测试的难度和时间。
2,绝对避免使用内部生成的异步置位/清零信号。内部生成的置位/清零信号会引起测试问题。使某些输出信号被置位或清零,无法正常测试。
3,避免使用锁存器。锁存器可能引起测试问题。对于测试向量自动生成(ATPG),为了使扫描进行,锁存器需要置为透明模式(transparent mode),反过来,测试锁存器需要构造特定的向量,这可非同一般。
4,时序过程要有明确的复位值。使触发器带有复位端,在制造测试、ATPG以及模拟初始化时,可以对整个电路进行快速复位。
5,避免模块内的三态/双向。内部三态信号在制造测试和逻辑综合过程中难于处理。
 学习FPGA需要有极大的兴趣,同时也多看看一些别人写的例子,这样不仅可以提高自己的水平,同时也可以对一些系统或者算法有比较好的认识。做一些比较大的系统时,最好先做好规划,这样可以提高效率,不要一开始就做,做一点想一点,应现把系统的各个功能联系起来,想好系统的结构与逻辑功能,再开始设计。

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